數(shù)據(jù)選擇器和D觸發(fā)器的多輸入時(shí)序電路設(shè)計(jì)

采用當(dāng)前成熟的兩種抗單粒子翻轉(zhuǎn)鎖存器構(gòu)成了主從d觸發(fā)器,在d觸發(fā)器加固設(shè)計(jì)中引入了時(shí)鐘加固技術(shù),對(duì)輸出也采用了加固設(shè)計(jì)。仿真對(duì)比顯示本設(shè)計(jì)的加固效果優(yōu)于國(guó)內(nèi)同類(lèi)設(shè)計(jì)。

用傳統(tǒng)時(shí)序邏輯電路設(shè)計(jì)方法,可實(shí)現(xiàn)利用d觸發(fā)器對(duì)2n進(jìn)制循環(huán)碼產(chǎn)生電路的設(shè)計(jì)。但設(shè)計(jì)過(guò)程較繁瑣,容易出錯(cuò)。針對(duì)上述問(wèn)題提出了一種利用d觸發(fā)器設(shè)計(jì)2n進(jìn)制循環(huán)碼產(chǎn)生電路的簡(jiǎn)單方法。

1 第九節(jié)門(mén)電路和觸發(fā)器 電子電路通常分模擬電子電路和數(shù)字電子電路兩大類(lèi)。前面介紹的放大電路屬于第 一類(lèi)，電路中的工作信號(hào)是連續(xù)變化的電信號(hào)(模擬信號(hào))。數(shù)字電路的基本工作信號(hào)是 二進(jìn)制的數(shù)字信號(hào)，它在時(shí)間上和數(shù)值上是離散的，即不是連續(xù)漸變的，而且只有0和 1兩個(gè)基本數(shù)字，反映在電路上就是低電平和高電平兩種狀態(tài)。因此在穩(wěn)態(tài)時(shí)，電路中 的半導(dǎo)體器件都是工作在開(kāi)、關(guān)狀態(tài)。數(shù)字電路是由幾種最基本的單元電路組成的。在 這些基本單元中，對(duì)元件的精度要求不高，只要在工作時(shí)能夠可靠地區(qū)分0和1兩種狀 態(tài)就可以了。數(shù)字電路中研究的主要問(wèn)題是輸入信號(hào)的狀態(tài)(0或1)和輸出信號(hào)的狀態(tài) (0或1)之間的關(guān)系，即所謂邏輯關(guān)系，采用的數(shù)學(xué)工具是邏輯代數(shù)。 一、邏輯代數(shù)基礎(chǔ) 在邏輯代數(shù)中變量具有二值性，即只有兩個(gè)可能的取值“0”和“1”。 （一）基本的邏輯運(yùn)算 邏輯代數(shù)的基本

數(shù)據(jù)選擇器及數(shù)據(jù)分配器

觸摸時(shí)序電路器件介紹

為了實(shí)現(xiàn)可逆邏輯電路的可測(cè)性設(shè)計(jì),充分利用可逆邏輯電路中存在的輸出引腳,提出一種可逆邏輯電路測(cè)試綜合方法.通過(guò)定義可逆邏輯門(mén)的可觀性值和可控性值的計(jì)算方法,對(duì)可逆邏輯電路的可測(cè)性進(jìn)行建模;通過(guò)插入觀察點(diǎn),制定了可逆組合邏輯電路可測(cè)性實(shí)現(xiàn)方案;通過(guò)對(duì)現(xiàn)有的d觸發(fā)器進(jìn)行改造并構(gòu)建全新的掃描d觸發(fā)器,制定了可逆時(shí)序電路的可測(cè)性邏輯實(shí)現(xiàn)方案;最后分析了掃描d觸發(fā)器的工作特點(diǎn),規(guī)范了測(cè)試步驟,建立一種可逆邏輯電路的測(cè)試綜合方法.實(shí)驗(yàn)結(jié)果表明,與現(xiàn)有方法相比,文中方法插入觀察點(diǎn)代價(jià)平均增加不到1%,但電路的可觀性平均能得到24%的改善.

3.3.3數(shù)據(jù)分配器和數(shù)據(jù)選擇器 1.數(shù)據(jù)分配器 在數(shù)據(jù)傳輸過(guò)程中，完成將一路輸入數(shù)據(jù)分配到多路輸出端的電路稱(chēng)為數(shù)據(jù)分配器。它 是一種單路輸入，多路輸出的邏輯器件，從哪一路輸出由當(dāng)時(shí)的地址控制端決定。 圖3-3-13所示為四路數(shù)據(jù)分配器的邏輯電路圖。圖中d為數(shù)據(jù)輸入端，e為輸入選通 端，al、ao為地址控制輸入端，fo—f3為數(shù)據(jù)輸出端。 由圖3-3-13寫(xiě)出數(shù)據(jù)分配器輸出邏輯函數(shù)的邏輯表達(dá)式： daaef010；daaef011；daeaf012；daeaf013 當(dāng)e＝1，alao＝ll時(shí)，f3＝d，其他輸出為l。其余可以類(lèi)推。得到邏輯功能如表3—3—7 所示。 數(shù)據(jù)分配器也可用譯碼器來(lái)實(shí)現(xiàn)。 [例3-3-3]試用74ls138實(shí)現(xiàn)反碼輸出的8路數(shù)據(jù)分配器。 解：在圖3-3-14中，a2、al、ao用作通

時(shí)序電路實(shí)驗(yàn)仿真系統(tǒng)包括器件選擇、連接器件和實(shí)驗(yàn)測(cè)試三大模塊。文章首先對(duì)時(shí)序電路實(shí)驗(yàn)仿真系統(tǒng)進(jìn)行可行性的分析,然后介紹了用多媒體軟件flash對(duì)器件選擇模塊的應(yīng)用,并對(duì)該模塊的設(shè)計(jì)做了詳細(xì)、全面的剖析,對(duì)仿真的技術(shù)、操作、實(shí)現(xiàn)等方面進(jìn)行了深入的探討,最后提出了一些尚存在的問(wèn)題及解決方向。

數(shù)字電路觸發(fā)器詳解

介紹tdi-ccd的特點(diǎn)、工作原理,根據(jù)項(xiàng)目所使用的tdi-ccd的使用要求,設(shè)計(jì)一種基于altera公司的現(xiàn)場(chǎng)可編程門(mén)陣列(fpga)ep3c25q240的tdi-ccd驅(qū)動(dòng)時(shí)序電路,驅(qū)動(dòng)時(shí)序使用vhdl語(yǔ)言編寫(xiě),在quartusⅱ平臺(tái)上進(jìn)行時(shí)序仿真,通過(guò)在硬件電路中的測(cè)試結(jié)果表明,驅(qū)動(dòng)時(shí)序滿(mǎn)足該款產(chǎn)品的要求。該實(shí)驗(yàn)的主要目的是驗(yàn)證這款tdi-ccd的性能,為其應(yīng)用和進(jìn)一步的性能改善獲得必要的數(shù)據(jù),以促進(jìn)國(guó)產(chǎn)ccd的發(fā)展及應(yīng)用。

文章介紹了焊機(jī)電源采用通用陣列邏輯gal(genericarraylogic)芯片進(jìn)行的電路功能設(shè)計(jì)、硬件設(shè)計(jì)及gal16v8芯片的工作原理及程序設(shè)計(jì)。gal是littice公司研制的一種可電改寫(xiě)、可重編程的低密度pld器件,取代了傳統(tǒng)的通用數(shù)字電路,提高了時(shí)序設(shè)計(jì)的靈活性。

提出一種基于單電子晶體管的新型電路結(jié)構(gòu)——r-set結(jié)構(gòu),并從r-set結(jié)構(gòu)的反相器著手對(duì)該結(jié)構(gòu)電路的工作原理和性能進(jìn)行了分析.構(gòu)造出基于r-set結(jié)構(gòu)的或非門(mén)、一位數(shù)值比較器、sr鎖存器和d觸發(fā)器.通過(guò)對(duì)各電路進(jìn)行spice仿真,驗(yàn)證了各電路的正確性.最后對(duì)r-set和互補(bǔ)型set2種結(jié)構(gòu)的d觸發(fā)器進(jìn)行性能比較,得出r-set結(jié)構(gòu)的d觸發(fā)器具有結(jié)構(gòu)簡(jiǎn)單,功耗低,延時(shí)小的特點(diǎn).

電路設(shè)計(jì)具有培養(yǎng)和檢查學(xué)生創(chuàng)造性思維能力、綜合分析能力以及實(shí)驗(yàn)?zāi)芰Φ榷喾矫婺芰Φ奶攸c(diǎn)，是近幾年高考實(shí)驗(yàn)考查的主要考點(diǎn)，它包括測(cè)量電阻值rr、電阻事ρ、電功率p和電源電動(dòng)勢(shì)e及內(nèi)阻r.

課程設(shè)計(jì)報(bào)告 課程名稱(chēng)數(shù)字邏輯課程設(shè)計(jì) 課題4位輸入數(shù)據(jù)的一般數(shù)值的比較 電路的設(shè)計(jì) 專(zhuān)業(yè)計(jì)算機(jī)科學(xué)與技術(shù) 班級(jí)計(jì)算機(jī)1202 學(xué)號(hào)201203010202 姓名周逢露 指導(dǎo)教師劉洞波陳淑紅陳多 2013年12月13日 課程設(shè)計(jì)任務(wù)書(shū) 課程名稱(chēng)數(shù)字邏輯課程設(shè)計(jì) 課題4位輸入數(shù)據(jù)的一般數(shù)值 比較電路的設(shè)計(jì) 專(zhuān)業(yè)班級(jí)計(jì)算機(jī)科學(xué)與技術(shù) 學(xué)生姓名周逢露 學(xué)號(hào)201203010202 指導(dǎo)老師劉洞波陳淑紅陳多 審批劉洞波 任務(wù)書(shū)下達(dá)日期：2013年12月13日 任務(wù)完成日期：2014年01月21日 一、設(shè)計(jì)內(nèi)容與設(shè)計(jì)要求 1．設(shè)計(jì)內(nèi)容： 本課程是一門(mén)專(zhuān)業(yè)實(shí)踐課程，學(xué)生必修的課程。其目的和作用是使學(xué)生能將已學(xué)過(guò)的數(shù)字電 子系統(tǒng)設(shè)計(jì)、vhdl程序設(shè)計(jì)等知識(shí)綜合運(yùn)用于電子系統(tǒng)的設(shè)計(jì)

提出了一種用相變器件作為可擦寫(xiě)存儲(chǔ)單元的具有掉電數(shù)據(jù)保持功能的觸發(fā)器電路.該觸發(fā)器由四部分組成:具有恢復(fù)掉電時(shí)數(shù)據(jù)的雙置位端觸發(fā)器dff、上電掉電監(jiān)測(cè)置位電路(poweron/offreset)、相變存儲(chǔ)單元的讀寫(xiě)電路(readwrite)和reset/set信號(hào)產(chǎn)生電路,使之在掉電時(shí)能夠保存數(shù)據(jù),并在上電時(shí)完成數(shù)據(jù)恢復(fù).基于0.13μmsmic標(biāo)準(zhǔn)cmos工藝,采用candence軟件對(duì)觸發(fā)器進(jìn)行仿真,掉電速度達(dá)到0.15μs/v的情況下,上電時(shí)可以在30ns內(nèi)恢復(fù)掉電時(shí)的數(shù)據(jù)狀態(tài).

為獲得快前沿的高電壓脈沖,分析了電容放電型觸發(fā)器的電路,利用簡(jiǎn)化的等效電路研究了放電回路參數(shù)和氣體開(kāi)關(guān)的火花通道電阻、電感對(duì)觸發(fā)脈沖上升時(shí)間的影響。分析了電壓波在高阻抗負(fù)載上形成觸發(fā)脈沖的過(guò)程,討論了不同置地元件對(duì)輸出波形的影響。在此基礎(chǔ)上,給出了快前沿的電容放電型觸發(fā)器的基本設(shè)計(jì)原則,并完成了30與100kv快前沿觸發(fā)器的設(shè)計(jì)。結(jié)果表明,30kv觸發(fā)器輸出脈沖的前沿約12ns,高阻抗負(fù)載上的幅值可達(dá)44kv;100kv觸發(fā)器輸出脈沖的前沿約10ns,高阻抗負(fù)載上的幅值可達(dá)170kv。

提出六值代數(shù),建立五值電路三要素理論(信號(hào),網(wǎng)絡(luò)和負(fù)載理論),作為定量研究五值電路的數(shù)學(xué)工具。在此基礎(chǔ)上,首先用δ展開(kāi)法由五值門(mén)函數(shù)設(shè)計(jì)了五值門(mén)電路的元件級(jí)結(jié)構(gòu)。接著由d觸發(fā)器的特征方程設(shè)計(jì)了動(dòng)態(tài)和靜態(tài)五值d觸發(fā)器的二種電路結(jié)構(gòu)。計(jì)算機(jī)模擬驗(yàn)證了上述理論和依此理論設(shè)計(jì)的電路的正確性。

由八位加法器構(gòu)成的以時(shí)序邏輯方式設(shè)計(jì)的八位乘法器,具有一定的實(shí)用價(jià)值,而且由fpga構(gòu)成實(shí)驗(yàn)系統(tǒng)后,可以很容易的用asic大型集成芯片來(lái)完成,性?xún)r(jià)比高,可操作性強(qiáng)。

基本門(mén)電路及觸發(fā)器

利用sqlserver2000數(shù)據(jù)庫(kù)自身的觸發(fā)器功能,設(shè)計(jì)了一種數(shù)據(jù)實(shí)時(shí)傳輸?shù)姆绞?簡(jiǎn)化了網(wǎng)絡(luò)通信模塊的程序設(shè)計(jì),提高了系統(tǒng)的可擴(kuò)展性和可維護(hù)性。

本文從非周期性和周期性時(shí)序電路兩個(gè)方面,介紹了時(shí)序電路的plc程序設(shè)計(jì)方法。該方法思路清晰,易于掌握。

時(shí)序邏輯電路(sequentiallogiccircuit)輸出不僅取決于當(dāng)前輸入信號(hào),而且取決于電路之前所處的狀態(tài)。基本的時(shí)序電路單元有觸發(fā)器(d、jk、t等觸發(fā)器)、鎖存器、計(jì)數(shù)器等。vhdl中,時(shí)序電路通過(guò)process(clk)和ifclk’eventandclk=‘1’then邊沿檢測(cè)語(yǔ)句實(shí)現(xiàn)觸發(fā)器風(fēng)格的電路;具有非完分支的if、case語(yǔ)句形成鎖存器電路。